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原理结构
几点注意事项：
1、需要倍频的DSP需要配置好PLL周边配置电路，主要是隔离和滤波；
2、20MHz以下的晶体晶振基本上都是基频的器件，稳定度好，20MHz以上的大多是谐波的（如3次谐波、5次谐波等等），稳定度差，因此强烈建议使用低频的器件，毕竟倍频用的PLL电路需要的周边配置主要是电容、电阻、电感，其稳定度和价格方面远远好于晶体晶振器件；
3、时钟信号走线长度尽可能短，线宽尽可能大，与其它印制线间距尽可能大，紧靠器件布局布线，必要时可以走内层，以及用地线包围；
4、通过背板从外部引入时钟信号时有特殊的设计要求，需要详细参考相关的资料。 此外还要做一些说明： 总体来说晶振的稳定度等方面好于晶体，尤其是精密测量等领域，绝大多数用的都是高档的晶振，这样就可以把各种补偿技术集成在一起，减少了设计的复杂性。
试想，如果采用晶体，然后自己设计波形整形、抗干扰、温度补偿，那样的话设计的复杂性将是什么样的呢？我们这里设计射频电路等对时钟要求高的场合，就是采用高精度温补晶振的，工业级的要好几百元一个。
特殊领域的应用如果找不到合适的晶振，也就是说设计的复杂性超出了市场上成品晶振水平，就必须自己设计了，这种情况下就要选用晶体了，不过这些晶体肯定不是市场上的普通晶体，而是特殊的高端晶体，如红宝石晶体等等。更高要求的领域情况更特殊，我们这里在高精度测试时采用的时钟甚至是原子钟、铷钟等设备提供的，通过专用的射频接插件连接，是个大型设备，相当笨重。
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